Verilog 語言是一種一般性的硬體描述語言，它的語法與 C 語言相似、易學易用，而且能夠允許在同一個模組中有不同層次的表示法共同存在，設計者可以在同一個模組中混合使用：電晶體層次 (Transistor Model)、邏輯閘層次模型 (Gate Level Model)、暫存器轉移層次 (Register Transfer Level)，以及行爲模型 (Behavioral Model) 等4種不同層次的表示法來描述所設計的電路。
有鑒於市面上本介紹 Verilog 硬體描述語言的書籍，一般都普遍將電路描述的目標放在不同層次的仿真機制、能夠作爲仿真的 Verilog 電路描述並不能代表著就能通過邏輯合成的步驟；也就是說有些 Verilog 的語法是專門用來作爲電路仿真之用的並不適用於邏輯合成的，因而讓一些剛開始使用 Verilog 來設計數位電路的新手們感到困惑。也因此釀成了筆者編寫此書的動機。
本書是教導學習 Verilog 硬體描述語言的書籍，目的在於藉由學習 Verilog 語言的過程中去瞭解硬體描述語言的設計概念、進而完成設計數位晶片的最終目標。筆者是由淺入深地介紹各種電路的設計方式，或是同一種功能的電路但使用不同的語法敍述來設計、並且也有在電路的運作效能及面積等方面作概略性地比較。
有鑒於市面上本介紹 Verilog 硬體描述語言的書籍，一般都普遍將電路描述的目標放在不同層次的仿真機制、能夠作爲仿真的 Verilog 電路描述並不能代表著就能通過邏輯合成的步驟；也就是說有些 Verilog 的語法是專門用來作爲電路仿真之用的並不適用於邏輯合成的，因而讓一些剛開始使用 Verilog 來設計數位電路的新手們感到困惑。也因此釀成了筆者編寫此書的動機。
本書是教導學習 Verilog 硬體描述語言的書籍，目的在於藉由學習 Verilog 語言的過程中去瞭解硬體描述語言的設計概念、進而完成設計數位晶片的最終目標。筆者是由淺入深地介紹各種電路的設計方式，或是同一種功能的電路但使用不同的語法敍述來設計、並且也有在電路的運作效能及面積等方面作概略性地比較。